Дешифратор (декодер) – это комбинационное устройство с несколькими входами и выходами, у которого определенным комбинациям входных сигналов соответствует активное состояние одного из выходов. Дешифраторы преобразуют двоичный или двоично-десятичный код в унитарный код. Если декодер имеет n входов, m выходов и использует все возможные наборы входных переменных, то m = 2 n . Такой декодер называют полным. Если используется лишь часть наборов, то такой декодер называют неполным. Дешифраторы используют, когда нужно обращаться к различным цифровым устройствам, и при этом номер устройства (его адрес) представлен двоичным кодом. Входы декодера (адресные входы) часто номеруют не порядковыми номерами, а в соответствии с весами двоичных разрядов, т. е. не 1, 2, 3, 4, а 1, 2, 4, 8.

Формально описать работу дешифратора можно, задав список функций, отрабатываемых каждым из его выходов Y i . Так, для дешифратора 3–8:

Y o = ;Y 1 =
;Y 2 =
; Y 3 =
; ... Y 7 =a 4 a 2 a 1 .

Число входов и выходов декодера указывают следующим образом: декодер 3–8 (читается “три в восемь”); 4–16; 4–10 (это неполный дешифратор). Реализация указанных восьми выражений с помощью восьми трехвходовых элементов И (рис. 10.7) дает наиболее простой по структуре дешифратор, называемый линейным.

а б

Рис. 10.7. Дешифратор 3-8: а – условное обозначение; б – структура

Основной объем его оборудования в общем случае m n -входовых элементов И. Кроме того, к оборудованию обычно относят n инверторов входных переменных и n буферных входных усилителей, сводящих к единице кратность нагрузки источника сигнала.

Дешифраторы часто имеют разрешающий вход EI . При EI = 1 дешифратор работает как обычно, а при EI = 0 на всех выходах устанавливаются не активные уровни.

Вход EI воздействует на все элементы И. В схеме (рис. 10.8) воздействие оказывается через прямой и инверсный входы одного из разрядов входного кода (через дополнительные элементы И). При этом число входов элементов И не изменяется, но в работу дешифратора вносится дополнительная задержка. В схеме (рис. 10.9) задержка не вносится, но здесь элементы И имеют большее число входов.

Разрешающий вход EI часто выполняется инверсным. Дешифратор, имеющий разрешающий вход, иногда называют декодер–демультиплексор и вместо обозначения DC используют обозначение DX . Это связано с тем, что вход EI иногда используют в качестве информационного (как в демультиплексорах).

Рис. 10.8. Разрешение через прямой и Рис. 10.9. Разрешение через

инверсный входы одного из разрядов дополнительные входы элементов И

Вход EI используется при построении древовидных (каскадных) схем дешифраторов с целью расширения адресного пространства. При этом все адресное пространство разбивается на группы. Старшие разряды адреса подаются на дешифратор старших разрядов, выходы которого по входам EI управляют дешифраторами второго каскада. На рис. 10.10 представлена схема двухкаскадного дешифратора 5–32 (пять в тридцать два).

Рис. 10.10. Двухкаскадный дешифратор 5–32

Два старших разряда адреса а 16 и а 8 расшифровываются дешифратором 2–4 DC 4, который по входам Е I управляет четырьмя дешифраторами второго каскада. Младшие разряды адреса а 4 , а 2 , а 1 поступают на все дешифраторы второго каскада, но открытым по входу EI оказывается лишь один из них. Ему и будет принадлежать единственный из всех 32 возбужденный выход. Например, входной код 01111 у дешифратора DC 4 делает активным выход 1. Этим сигналом и откроется дешифратор второй ступени DC 1, а DC 0, DC 2, DC 3 закрыты. У дешифратора DC 1 сигнал появится на выводе 7, что соответствует 15 выходу всего дешифратора. Такой принцип используется при построении дешифратора на много выходов из микросхем дешифраторов с меньшим числом выходов.

В рассмотренном случае 5-разрядный адрес был разбит на две группы в 2 и 3 разряда. Это и определило структуру дешифратора. В общем случае многоразрядный адрес можно разбить на группы различными способами и каждому будет соответствовать свой вариант схемы. Варианты будут различаться задержкой и аппаратными затратами. Таким образом, можно ставить задачу выбора оптимальной, в заданной серии элементов, структуры.

На рис. 10.11 показан двухкаскадный дешифратор 4–16, второй каскад которого собран по схеме прямоугольного дешифратора. Разряды адреса разбиты на две группы, каждая из которых независимо от другой расшифровывается своим дешифратором первого каскада DC 0 и DC 1. При любой комбинации значений входных переменных оказываются выбранными одна строка и один столбец сетки, в узлах которой расположены элементы И второй ступени (второго каскада). В результате каждый входной набор возбуждает выход единственного соответствующего ему элемента И. Такую сетку из элементов И называют прямоугольным или матричным дешифратором.

Рис. 10.11. Матричный дешифратор

Делить разряды адреса между DC 1 и DC 2 нужно по возможности поровну. Чем ближе прямоугольник второго каскада к квадрату, тем, при том же числе выходных элементов И, меньше сумма его строк и столбцов, т. е. меньше число выходов дешифраторов первого каскада. Из этого следует, что использование во втором каскаде квадратной матрицы, позволяет применить в первом каскаде наиболее простые дешифраторы и тем самым минимизировать общую задержку в работе всего дешифратора.

В качестве входа EI (Е ) всего двухкаскадного дешифратора удобно использовать разрешающий вход только одного из дешифраторов первого каскада. При этом запираются или все строки или все столбцы.

Следует отметить, что при большом числе выходов (сотни и более) прямоугольный дешифратор самый экономичный по оборудованию, чем и объясняется его применение в БИС памяти. При малом числе выходов наиболее экономичным является линейный дешифратор.

Дешифраторы, выпускаемые в виде микросхем, имеют буквенное обозначение ИД, например, 155ИД3, 155ИД4. В сериях ТТЛ дешифраторы имеют обычно инверсные выходы, т. е. активным является низкий уровень. В КМОП-сериях выходные сигналы чаще имеют активный высокий уровень.

Часто в микросхемах дешифраторов делают несколько разрешающих входов, а разрешающей комбинацией является их конъюнкция. При этом удобно наращивать дешифраторы, используя каскадный принцип и строя первый каскад дешифрации не на отдельном специальном дешифраторе, а собирая его из конъюнкторов разрешающих входов. На рис. 10.12 представлен дешифратор 5–32 из 4 дешифраторов 3–8. Каждая микросхема имеет два инверсных разрешающих входа. Символ & над символом Е I обозначает, что разрешение существует лишь при совпадении всех сигналов группы входов, помеченных знаком &. На рисунке символы инверсии указывают на совпадение двух низких уровней на входах разрешения.

Дешифратор первого каскада распределен по конъюнкторам 4 микросхем. Такое решение – иметь несколько разрешающих входов, связанных операцией И, чтобы собирать на этих входах фрагменты дешифраторов, вообще типично для современных микросхем .

Рис. 10.12. Дешифрация адресов с использованием в первом каскаде разрешающих входов

Если использовать только два дешифратора DC 0 и DC 1, то можно получить дешифратор на 16 выходов. При этом адресный вход а 16 будет отсутствовать, а нижние (по схеме) разрешающие входы дешифраторов DC 0 и DC 1 должны быть заземлены.

Схема дешифратора 155ИД4 представлена на рис. 10.13. В нее входят два дешифратора 2–4. Каждый дешифратор имеет пару разрешающих входов. Один разрешающий вход одной из секций инвертирован. Это позволяет, объединив его с неинвертированным разрешающим входом другой секции и подав на эту пару третью переменную а 4 , использовать ту же самую схему как дешифратор 3–8 с разрешающим входом Е . Кроме того, эта микросхема может быть использована как два демультиплексора с 1 входа на 4 выхода и как демультиплексор с одной линии на 8 выходов.

Рис. 10.13. Схема дешифратора 155ИД4.

Рис. 10.14. Варианты подключения дешифратора 155ИД1

На рис. 10.14 показана возможность использования микросхемы 155ИД1 в качеств дешифратора 4–10 или 3–8. В представленной схеме при использовании всех четырех входов в качестве адресных микросхема представляет дешифратор 4–10. Если вход 8 использовать в качестве разрешающего входа, тогда микросхема будет служить дешифратором 3–8. Выходы 8 и 9 при этом не используются.

Дешифраторы могут применяться в качестве демультиплексора входных сигналов, а совместно с шифратором находят применение при построении преобразователей кодов, селектировании заданных входных кодов и др. . Для реализации подобных устройств могут быть использованы программируемые логические матрицы или программируемые логические интегральные схемы (ПЛМ или ПЛИС) .

.

Микросхема К176ИД1, К561ИД1
Неполный двоично-десятичный дешифратор имеет 4 входа для приема двоичного кода и 10 выходов его десятичного эквивалента.

Активный уровень и входа и выхода – высокий. При подаче на микросхему двоичного кода в диапазоне 8-15 на всех выходах устанавливается низкий логический уровень (дешифрация не производится). Дополнительных входов для стробирования микросхема не имеет, тем не менее, расширение разрядности несложно реализовать, если пожертвовать двумя последними десятичными разрядами:

В приведенной схеме в качестве стробирующего сигнала для DD2 используется инвертированный старший разряд входного кода. При этом выводы 4,5 (старшие десятичные разряды 8,9) микросхем не используются, а схема представляет собой полный двоично-десятичный дешифратор на 4 бита.

На следующем рисунке за счет использования отдельной микросхемы для управления дешифраторами число выходов увеличено до 64 (6-ти байтный входной код).

——————————————-

Микросхема К176ИД2
Дешифратор-преобразователь. Предназначен для преобразования двоичного кода в код для семисегментного индикатора. Цепей для управления десятичной точкой в микросхеме не предусмотрено. Кроме собственно дешифратора микросхема имеет триггер-защелку, позволяющий запоминать текущие данные.

Имеет четырехразрядный вход данных и семь выходов для подключения семисегментного цифрового индикатора. Активные уровни входа и выхода высокие, но при необходимости могут инвертироваться сигналом по служебному входу S. При низком уровне на этом входе активный выходной сигнал высокий, при «1» на S – низкий. Это позволяет подключать цифровые матрицы как с общим анодом, так и с общим катодом без дополнительных инверторов. Еще один служебный вход К служит для управлением матрицы. «0» на входе К разрешает отображение, «1» гасит матрицу.

И третий служебный вход С служит для защелкивания информации, поступающей на вход дешифратора. При высоком уровне на С сигнал немедленно дешифруется и подается на индикатор. При изменении его на «0» входной код защелкивается и отображается независимо от изменений на входе до тех пор, пока уровень на входе С снова не станет высоким. Запоминание происходит по спаду высокого уровня.

Выходные ключи микросхемы К176ИД2 в состоянии выдерживать токи короткого замыкания численно равные уровню питающего напряжения (в мА) и потому могут быть нагружены непосредственно на светодиодные индикаторы (к примеру, АЛ305, АЛС324, АЛС321) без дополнительных усилителей тока.

Микросхема К176ИДЗ
Полный аналог К176ИД2 по расположению выводов и алгоритму работы. Отличие заключается в выходных ключах, выполненных по схеме с открытым стоком. Это позволяет непосредственно подключать к выходу дешифратора аноды люминесцентных индикаторов, требующих для своего питания относительно высокого напряжения (до 15 В). При использовании микросхемы совместно с такими индикаторами на служебный вход S нужно подать лог. «0».

——————————————-

Микросхема 564ИД4
Дешифратор-преобразователь. Предназначен для преобразования двоичного кода в код для семисегментного (в том числе и ЖК) индикатора. Цепей для управления десятичной точкой нет.

Основное отличие от К176ИД2 – наличие третьего вывода для питания выходных ключей, которые выдерживают напряжение до 15 В. Для противофазного питания ЖКИ существует специальный усилитель (вход S, выход Р). Рассмотрим его работу подробнее на примере подключения ЖК индикатора ИЖКЦ1-1/18.

Предположим, сам дешифратор как и все предыдущие узлы прибора питается напряжением 5 В (вывод16), а ЖК индикатору требуется переменное напряжение амплитудой 15 В. Для организации питания ЖКИ поступаем следующим образом: на вывод 7 подаем 15 В (третий вывод питания), а на вывод 6 (вход S) сигнал уровня ТТЛ (5 В) и частотой 100Гц. Этот сигнал проходит к выводу 1 (вывод Р) без инверсии, но амплитуда его увеличивается до напряжения 15 В.

Этот же сигнал при активном уровне (лог.1) инвертирует сигналы с выхода дешифратора (аналогично 176ИД2,3). Поскольку выходные ключи микросхемы питаются от источника 15 В, то уровень на них будет изменяться от 0 до 15 В с частотой 100 Гц, причем в противофазе с сигналом Р. Таким образом на активных сегментах индикатора будет присутствовать переменное напряжение, на неактивных – 0.

Стоит заметить, что дешифратор является полным – т.е. в состоянии отображать не только цифры от 0 до 9, но и символы «L», «Н», «Р», «А», «-» соответственно двоичному коду 10-14. При коде 15 все сегменты гасятся.

Хотя основное предназначение микросхемы – управление ЖК индикатором, ее выходной мощности достаточно для зажигания светодиодной матрицы (при напряжении питания до 10 В – даже без токоограничивающих резисторов). Изменяя уровень на входе S, можно питать матрицы как с общим анодом, так и с общим катодом. Выход Р при этом не используется.

——————————————-

Микросхема 564ИД5
Дешифратор отличается от 564ИД4 отсутствием выхода Р и имеет четырехразрядный регистр-защелку, аналогичную К176ИД2.

Управление регистром осуществляется по входу С: «1» — прямое прохождение кода на дешифратор и далее на выходы для подключения сегментов индикатора, «0» — защелкивание информации для отображения. В таком режиме микросхема не реагирует на изменение двоичного кода на входе. Защелкивание информации происходит в момент спада уровня на входе С.

Интересная особенность дешифраторов К176ИД2, К176ИД3, 564ИД4 и 564ИД5 – одинаковая разводка одноименных выводов входа и выхода.

——————————————-

Микросхема КР1561ИД6
Один корпус микросхемы содержит два независимых двоично-десятичных дешифратора на два входа и четыре выхода. Каждый дешифратор снабжен входом стробирования.

Активные уровни входа и выхода – высокие, входа стробирования – низкий. При «0» на входе S дешифратор работает (на выходе появляется десятичный эквивалент входного кода), при «1» — все выходы устанавливаются в «0».

Микросхема КР1561ИД7
Полный аналог КР1561ИД6 по разводке и алгоритму функционирования, но на выходах обоих дешифраторов стоят инверторы (активный уровень выхода – низкий).

Из-за наличия инверсных выходов микросхема идеально подходит для управления большинством КМОП дешифраторов при их каскадном включении. На рисунке ниже в схеме управления группой К561ИД1 применен один дешифратор микросхемы КР1561ИД7, что позволило построить дешифратор с 32 выходами всего на пяти корпусах.

Для построения полного дешифратора на 8 выходов к микросхеме КР1561ИД6 (выходной код – прямой) или КР1561ИД7 (выходной код – инверсный) достаточно добавить всего один инвертор:

——————————————-

Способ увеличения количества выходов дешифратора

Рассмотрим способ увеличения количества выходов дешифратора. Пусть в нашем распоряжении имеются полные (число выходов равно 2n при n информационных входах) дешифраторы типа 2 >4 (два входа - четыре выхода). Необходимо построить дешифратор, который имеет 4 информационных входа и 16 выходов, то есть дешифратор типа 4>16.

Пример построения такого дешифратора и условное обозначение микросхемы, реализующий такой дешифратор, предложены на рисунке 6.

В зависимости от состояний сигналов x3 и x2 при наличии на входе разрешения работы E дешифратора DD1 формируется единица на одном из четырёх выходов этого дешифратора. Это приводит к тому, что только один из выходных дешифраторов будет реагировать на комбинацию сигналов на входах x0 и x1. Только выбранный дешифратор сформирует единицу на одном из своих выходов, номер которого определяется сигналами x0 и x1.

Например, пусть на входах x3x2x1x0 присутствует число 1011. На входах x3x2 присутствует комбинация 10, что соответствует в десятичном виде числу 2.

Рисунок 6 Способ реализации сложного дешифратора и его условное обозначение

Следовательно, именно на выходе 2 дешифратора DD1 сформируется активный сигнал, равный единице. Только дешифратору DD4, который принимает по входу E активный уровень, будет разрешаться работа. На входах x1x0 присутствует число 11, что соответствует в десятичном виде числу 3. На третьем выходе выбранного дешифратора DD4 будет формироваться единица, то есть активный сигнал. На остальных выходах выбранного дешифратора будет присутствовать нуль так же, как и на выходах невыбранных дешифраторов DD2, DD3, DD5. То есть только на выходе y11 присутствует активный сигнал. Если перевести заданное двоичное число 1011 в десятичную систему, то получим номер выбранного выхода в десятичной системе: 11. Процедура перевода двоичного числа с учётом весов разрядов предлагается ниже.

10112=23+21+20=1110.

Принцип работы дешифратора 4 входа 16 выходов

Рисунок 7 Схема дешифратора 4 х 16

При логической 1 на входе разрешения на всех выходах будут также логические 1. При активизации входа разрешения, т. е. при Е = 0, логический 0 появляется на том выходе дешифратора, номер которого соответствует десятичному эквиваленту двоичного числа, поданного на информационные входы. Благодаря наличию входа разрешения можно наращивать размерность дешифраторов. Так, используя 5 дешифраторов 2x4, можно построить дешифратор 4 х 16 (рис. 7).

Понять принцип работы такой схемы несложно. Так, при подаче на вход числа 0100 (двоичный эквивалент десятичного числа 4) и при Е = 0 логический 0 появится лишь на втором (сверху) выходе дешифратора DC 1, а на всех остальных выходах будут логические 1. Это приведет к активизации лишь дешифратора DC3 и активизируется (появится логический 0) лишь его верхний выход, что и будет соответствовать десятичному числу 4. При подаче на вход числа 1111 будет активизирован дешифратор DC5 и на его нижнем выходе появится логический 0, что будет соответствовать десятичному числу 15.

Таблица истинности дешифратора 4входа 16 выходов.

3. Функциональная схема, условное графическое обозначение и таблица истинности полного дешифратора на 3 входа.

4. Линейные дешифраторы: переключательная функция, УГО и схема.

5. Пирамидальные дешифраторы: переключательная функция, УГО и схема.

6. Многоступенчатые дешифраторы прямоугольного типа: переключательная функция, УГО и схема.

7. Тактируемые и дешифраторы интегрального исполнения.

Дешифратор - это комбинационный операционный узел, преобразующий входное слово в сигнал на одном из его выходов.

Таким образом, дешифратором называется узел, в котором каждой комбинации входных сигналов соответствует наличие сигнала на одном из выходов.

На рис.4 представлена функциональная схема дешифратора, имеющая n входов и 2 n -1 выходов.

Методика синтеза дешифраторов

Условия работы дешифратора на два входа можно представить таблицей истинности (табл.3). Количество выходов такого де­шифратора m = 2 2 = 4.

Переключательные функции для выходов дешифратора соглас­но этой таблице истинности запишутся следующим образом:

Преобразуем выражения (4) для реализации в базисе И-НЕ:

Условные изображения дешифратора, применяемые при построении функциональных схем, показаны на рис.7, где а - общее обозначение дешифратора; б - обозначение матричного де­шифратора. Входы дешифратора помечаются десятичными числа­ми, изображающими двоичные веса, выходы - десятичными изо­бражениями соответствующих кодовых комбинаций.

Обозначение дешифраторов: 155ИД 1, 555ИД 6 и т.д.

3. Анализ работы шифраторов

Назначение и принцип действия шифраторов.

Рассмотрение вопроса осуществляется путем опроса обучаемых с мест и у доски в соответствии со следующим планом:

· Назначение

· Таблица истинности

· Способы синтеза схем

· Примеры простейших схем

Вопросы рассматриваемые с обучаемыми

Шифраторы:

1. Назначение, логика функционирования и классификация шифраторов.

2. Функциональная схема, условное графическое обозначение и таблица истинности шифратора на n входов.

3. Функциональная схема, условное графическое обозначение и таблица истинности шифратора на 4 входа.

4. Синтез шифраторов в различных базисах.

5. Принципы построения приоритетных шифраторов.

Шифратор представляет собой функциональный узел цифро­вой ЭВМ и предназначен для преобразования унитарного кода (код, в котором лишь одна переменная принимает единичное зна­чение) в некоторый (двоичный) позиционный код.

Иными словами, шифратор выполняет функции, обратные функциям дешифратора.

Полный шифратор имеет 2 m входов и m выходов. При этом, если подан входной сигнал на одну из входных цепей шифратора, то на его выходах формируется слово, соответствующее номеру возбужденной цепи.

Синтез равнозначного шифратора

Пусть m=2, тогда число входов шифратора равно четырем. Таблица функционирования такого шифратора бу­дет иметь следующий вид (табл.4).

Как отмечалось в параграфе 3.2, цифровые устройства делятся на комбинационные и последовательностные. К комбинационным относятся такие цифровые устройства, выходные сигналы которых зависят только от текущего значения входных сигналов. Эти устройства, в отличие от последовательностных, не обладают памятью. После завершения переходных процессов в этих устройствах на их выходах устанавливаются выходные величины, на которые характер переходных процессов влияния не оказывает.

Любое сложное цифровое устройство может быть разделено на комбинационную часть, выполняющую логические операции, и элементы памяти. В принципе комбинационная часть может быть выполнена на логических элементах, однако это слишком сложно и дорого. Гораздо проще для этого использовать готовые комбинационные устройства. К основным комбинационным устройствам относят дешифраторы, шифраторы, мультиплексоры (распределители), демультиплексоры и сумматоры.

Дешифраторы

Дешифратор (decoder ) – это комбинационное устройство, позволяющее распознавать числа, представленные позиционным п-разрядным кодом. Если на входе дешифратора "-разрядный двоичный код, то на его выходе код "1 из Ν". В кодовой комбинации этого кода только одна позиция занята единицей, а все остальные – нулевые. Например, код "1 из Ν", содержащий 4 кодовые комбинации, будет представлен следующим образом:

Такой код называют унитарным, поэтому дешифратор является преобразователем позиционного двоичного кода в унитарный. Так как возможное количество чисел, закодированных n-разрядным двоичным кодом, равно количеству наборов из и аргументов (N = 2”), то дешифратор, имеющий n входов, должен иметь 2n выходов. Такой дешифратор называют полным. Если часть входных наборов не используется, то дешифратор называют неполным, и у него число выходов меньше 2n. Таким образом, в зависимости от входного двоичного кода на выходе дешифратора возбуждается только одна из выходных цепей, по номеру которой можно распознать входное число.

Дешифраторы применяют для расшифровки адресов ячеек запоминающих устройств, высвечивания букв и цифр на мониторах, индикаторах и других устройствах. Чаще всего они являются встроенными в БИС, как, например, в полупроводниковых запоминающих устройствах, однако они выпускаются и в виде ИС среднего уровня интеграции.

Проиллюстрируем реализацию дешифраторов на примере полного дешифратора трехразрядных чисел. Таблица истинности дешифратора представлена в табл. 3.5.

Таблица 3.5

Как видно, каждый выход x i равен единице только на одном наборе, поэтому работа дешифратора описывается восемью функциями – по числу выходов дешифратора, каждая из которых является конъюнкцией (логическим И) трех аргументов:

Схема трехразрядного полного дешифратора показана на рис. 3.12. Для реализации одной функции y i, нужен один трехвходовый конъюнктор. Так как на входах конъюнкторов присутствуют как прямые значения аргументов, так и инверсные, в схеме дешифратора необходимы три инвертора (см. рис. 3.12, а).

Рис. 3.12.

а – логическая схема; б – условное обозначение дешифратора с входами синхронизации и разрешения

Часто дешифраторы выполняют с управляемой синхронизацией, при которой дешифрация кода будет произведена во время подачи синхронизирующего импульса, поступившего на вход С, лишь при условии, что на вход EN подан разрешающий единичный сигнал (см. рис. 3.12, б). Для реализации такого условия необходимы конъюнкторы с четырьмя входами, на четвертый вход которых поступает сигнал разрешения. Этот сигнал формируется двухвходовым конъюнктором при совпадении сигналов С и EN.

Число контактов у стандартного корпуса несложной ИС ограничено (14, 16 или 24), поэтому дешифраторы, выпускаемые в виде ИС, имеют небольшую разрядность входного кода (три, реже четыре). Так, например, в 16-контактном корпусе может быть помещен лишь трехразрядный полный дешифратор. Если требуется создать дешифратор большей разрядности, используют каскадное соединение дешифраторов небольшой разрядности.

Пример 3.1. Пусть на основе трехразрядных дешифраторов необходимо создать пятиразрядный (рис. 3.13).

Рис. 3.13.

Решение. Пятиразрядный дешифратор должен иметь 25 = 32 выходов. Разделим пять разрядов на младшие x 2, x 1, x 0 и старшие x 4, х 3. Тогда младшие можно подать на входы четырех 3-разрядных дешифраторов второго каскада и сформировать 8 4 = 32 выхода. Используя входы разрешения ΕΝ, можно выбирать один из четырех дешифраторов второго каскада, на котором должен сформироваться единичный сигнал. Для этого старшие два разряда подадим на входы управляющего дешифратора первого каскада, а его выходы подключим к входам разрешения ΕΝ дешифраторов первого каскада.

Пусть, например, входной код равен 11011 = 2710. Так как старшие разряды – "11", то управляющий дешифратор разрешит работу 4-го дешифратора второго каскада. При этом на выходах первых трех дешифраторов будут нули, а на выходе "3" четвертого дешифратора, т.е. F 27 будет логическая единица.

Дешифраторы широко применяются в системах управления технологическими процессами. Многие исполнительные устройства, такие, как электродвигатель, исполнительный механизм на основе электромагнита, могут управляться всего двумя командами: "включить" и "выключить". При этом команде "включить" удобно сопоставить логическую "1", а команде "выключить" – логический "1". Для управления такими устройствами используют унитарные коды, в которых каждый разряд жестко связан с конкретным устройством. Количество управляемых устройств может составлять несколько десятков, и дешифратор должен иметь соответствующее число выходов.

На рис. 3.14 показана схема управления восемью исполнительными устройствами на основе дешифратора. Схема содержит восемь аналогичных цепей, обеспечивающих включение/отключение исполнительного устройства. Состояние исполнительного устройства фиксируется элементом памяти, в качестве которого чаще всего используется триггер (см. параграф 3.9). Верхний вход обеспечивает включение элемента, а нижний – выключение. Сигнал, определяющий включенное или выключенное состояние, поступает на соответствующие схемы И (верхние или нижние) всех элементов памяти, но воспринимается этот сигнал только тем элементом, который выбирается дешифратором. Для этого на схему управления вместе с сигналами ВКЛ/ВЫКЛ одновременно подается код, поступающий на дешифратор и определяющий номер исполнительного устройства. Сигнал с выхода элемента памяти усиливается и поступает в цепь включения исполнительного устройства. Здесь возможна установка оптронной гальванической развязки (см. параграф 2.10), электромагнитного реле, обеспечивающего подачу высокого включающего напряжения, например = 220 В, электромагнитного пускателя, подающего трехфазное напряжение на электродвигатель.

Рис. 3.14.

Шифраторы

Шифратор (coder) – это комбинационное устройство, выполняющее функции, обратные дешифратору. При подаче сигнала на один из его входов (унитарный код) на выходе должен образоваться соответствующий двоичный код.

Если число входов шифратора равно 2n, то число выходов, очевидно, должно быть равным п, т.е. числу разрядов двоичного кода, которым можно закодировать 2” ситуаций.

Проиллюстрируем синтез схемы шифратора при п = 3. Таблица истинности имеет вид, приведенный в табл. 3.6.

Таблица 3.6

Работа шифратора описывается тремя функциями у 3, у 2, y 1, каждая из которых равна единице на четырех наборах (номер набора соответствует номеру входа). СовДНФ функций выхода равны:

Три функции реализуются тремя дизъюнкторами (рис. 3.15), на выходах которых формируется трехразрядный двоичный код.

Рис. 3.15.

При этом аргумент x 0 не входит ни в одну из логических функций и шина x 0 остается незадействованной. Действительно, входному сигналу х0 должен соответствовать код "000", который все равно будет на выходе шифратора, если все остальные аргументы равны нулю.

Кроме обычных шифраторов существуют также приоритетные шифраторы. Такие шифраторы выполняют более сложную операцию. При работе ЭВМ и других устройств часто решается задача определения приоритетного претендента на обслуживание. Несколько конкурентов выставляют свои запросы на обслуживание, которые не могут быть удовлетворены одновременно. Нужно выбрать, кому предоставляется право первоочередного обслуживания. Простейший вариант задачи – присвоение каждому источнику запросов фиксированного приоритета. Например, группа из восьми запросов R 7, ..., R 0 (R – от англ. request – запрос) формируется гак, что высший приоритет имеет источник номер семь, а далее приоритет уменьшается от номера к номеру. Самый младший приоритет у пулевого источника – он будет обслуживаться только при отсутствии всех других запросов. Если имеются одновременно несколько запросов, обслуживается запрос с наибольшим номером.

Приоритетный шифратор вырабатывает на выходе двоичный номер старшего запроса. При наличии всего одного возбужденного входа приоритетный шифратор работает так же, как и двоичный. Поэтому в сериях ИС двоичный шифратор как самостоятельный элемент может отсутствовать. Режим его работы – частный случай работы приоритетного шифратора.