Дешифратор (декодер) - це комбінаційний пристрій з кількома входами та виходами, у якого певним комбінаціям вхідних сигналів відповідає активний стан одного з виходів. Дешифратори перетворять двійковий чи двійково-десятковий код на унітарний код. Якщо декодер має nвходів, mвиходів і використовує всі можливі набори вхідних змінних, то m = 2 n. Такий декодер називають повним. Якщо використовується лише частина наборів, такий декодер називають неповним. Дешифратори використовують, коли потрібно звертатися до різних цифрових пристроїв, і при цьому номер пристрою (на його адресу) представлений двійковим кодом. Входи декодера (адресні входи) часто нумерують не порядковими номерами, а відповідно до ваги двійкових розрядів, тобто не 1, 2, 3, 4, а 1, 2, 4, 8.

Формально описати роботу дешифратора можна, поставивши список функцій, що відпрацьовуються кожним з його виходів Y i. Так, для дешифратора 3-8:

Y o = ; Y 1 =
;Y 2 =
; Y 3 =
; ... Y 7 =a 4 a 2 a 1 .

Число входів і виходів декодера вказують таким чином: декодер 3-8 (читається "три у вісім"); 4–16; 4-10 (це неповний дешифратор). Реалізація зазначених восьми виразів за допомогою восьми тривходових елементів (рис. 10.7) дає найбільш простий за структурою дешифратор, званий лінійним.

а б

Рис. 10.7. Дешифратор 3-8: а- умовне позначення; б- Структура

Основний обсяг його обладнання у загальному випадку m n-вхідних елементів І. Крім того, до обладнання зазвичай відносять nінверторів вхідних змінних та n буферних вхідних підсилювачів, що зводять до одиниці кратність навантаження джерела сигналу.

Дешифратори часто мають вхідний вхід EI. При EI = 1 дешифратор працює як завжди, а при EI= 0 усім виходах встановлюються не активні рівні.

Вхід EIвпливає на всі елементи І. У схемі (рис. 10.8) вплив надається через прямий та інверсний входи одного з розрядів вхідного коду (через додаткові елементи І). При цьому число входів елементів не змінюється, але в роботу дешифратора вноситься додаткова затримка. У схемі (рис. 10.9) затримка не вноситься, але тут елементи мають більшу кількість входів.

Дозволяючий вхід EIчасто виконується інверсним. Дешифратор, що має вхід, іноді називають декодер-демультиплексор і замість позначення DCвикористовують позначення DX. Це пов'язано з тим, що вхід EIіноді використовують як інформаційне (як у демультиплексорах).

Рис. 10.8. Дозвіл через прямий і Рис. 10.9. Дозвіл через

інверсний входи одного з розрядів додаткові входи елементів І

Вхід EIвикористовується при побудові деревоподібних (каскадних) схем дешифраторів для розширення адресного простору. При цьому весь адресний простір розбивається на групи. Старші розряди адреси подаються на дешифратор старших розрядів, виходи якого на входах EIкерують дешифраторами другого каскаду. На рис. 10.10 представлена ​​схема двокаскадного дешифратора 5-32 (п'ять у тридцять два).

Рис. 10.10. Двокаскадний дешифратор 5-32

Два старші розряди адреси а 16 і а 8 розшифровуються дешифратором 2-4 DC 4, який за входами ЕIкерує чотирма дешифраторами другого каскаду. Молодші розряди адреси а 4 , а 2 , а 1 надходять на всі дешифратори другого каскаду, але відкритим на вході EI виявляється лише один із них. Йому і належатиме єдиний із усіх 32 збуджений вихід. Наприклад, вхідний код 01111 у дешифратора DC 4 робить активним вихід 1. Цим сигналом і відкриється дешифратор другого ступеня DC 1, а DC 0, DC 2, DC 3 закриті. У дешифратора DC 1 сигнал з'явиться на виведенні 7, що відповідає виходу 15 всього дешифратора. Такий принцип використовується при побудові дешифратора багато виходів з мікросхем дешифраторів з меншим числом виходів.

У розглянутому випадку 5-розрядна адреса була розбита на дві групи в 2 та 3 розряди. І це визначило структуру дешифратора. У загальному випадку багаторозрядну адресу можна розбити на групи у різний спосіб і кожному буде відповідати свій варіант схеми. Варіанти відрізнятимуться затримкою та апаратними витратами. Таким чином, можна ставити завдання вибору оптимальної в заданій серії елементів структури.

На рис. 10.11 показаний двокаскадний дешифратор 4-16, другий каскад якого зібраний за схемою прямокутного дешифратора. Розряди адреси розбиті на дві групи, кожна з яких, незалежно від іншої, розшифровується своїм дешифратором першого каскаду. DC 0 та DC 1. При будь-якій комбінації значень вхідних змінних виявляються обраними один рядок і один стовпець сітки, у вузлах якої розташовані елементи І другого ступеня (другого каскаду). У результаті кожен вхідний набір збуджує вихід єдиного відповідного йому елемента І. Таку сітку з елементів називають прямокутним або матричним дешифратором.

Рис. 10.11. Матричний дешифратор

Ділити розряди адреси між DC 1 та DC 2 потрібно якомога порівну. Чим ближче прямокутник другого каскаду до квадрата, тим, при тому числі вихідних елементів І, менше сума його рядків і стовпців, тобто менше число виходів дешифраторів першого каскаду. З цього випливає, що використання в другому каскаді квадратної матриці дозволяє застосувати в першому каскаді найпростіші дешифратори і тим самим мінімізувати загальну затримку в роботі всього дешифратора.

Як вход EI (Е) всього двокаскадного дешифратора зручно використовувати вхід, що дозволяє, тільки одного з дешифраторів першого каскаду. При цьому замикаються всі рядки або всі стовпці.

Слід зазначити, що з великому числі виходів (сотні і більше) прямокутний дешифратор найбільш економічний устаткування, що й пояснюється його застосування у БІС пам'яті. При малій кількості виходів найбільш економічним є лінійний дешифратор.

Дешифратори, що випускаються у вигляді мікросхем, мають буквене позначення ВД, наприклад, 155ІД3, 155ІД4. У серіях ТТЛ дешифратори зазвичай мають інверсні виходи, тобто активним є низький рівень. У КМОП-серіях вихідні сигнали найчастіше мають активний високий рівень.

Часто в мікросхемах дешифраторів роблять кілька роздільних входів, а роздільною комбінацією є їх кон'юнкція. При цьому зручно нарощувати дешифратори, використовуючи каскадний принцип та будуючи перший каскад дешифрації не на окремому спеціальному дешифраторі, а збираючи його з кон'юнкторів входів, що дозволяють. На рис. 10.12 представлений дешифратор 5-32 із 4 дешифраторів 3-8. Кожна мікросхема має два інверсні роздільні входи. Символ & над символом ЕIозначає, що роздільна здатність існує лише при збігу всіх сигналів групи входів, позначених знаком &. На малюнку символи інверсії вказують на збіг двох низьких рівнів на входах роздільної здатності.

Дешифратор першого каскаду розподілено кон'юнкторами 4 мікросхем. Таке рішення – мати кілька входів, що пов'язані з операцією І, щоб збирати на цих входах фрагменти дешифраторів, взагалі типово для сучасних мікросхем.

Рис. 10.12. Дешифрація адрес із використанням у першому каскаді дозволяючих входів

Якщо використовувати тільки два дешифратори DC 0 та DC 1, можна отримати дешифратор на 16 виходів. При цьому адресний вхід а 16 буде відсутній, а нижні (за схемою) роздільні входи дешифраторів DC 0 та DC 1 мають бути заземлені.

Схема дешифратора 155ІД4 представлена ​​на рис. 10.13. До неї входять два дешифратори 2–4. Кожен дешифратор має пару роздільних входів. Один вхід однієї з секцій інвертований. Це дозволяє, об'єднавши його з неінвертованим дозвільним входом іншої секції та подавши на цю пару третю змінну а 4 , використовувати ту ж саму схему як дешифратор 3-8 з роздільною здатністю Е. Крім того, ця мікросхема може бути використана як два демультиплексори з 1 входу на 4 виходи і як демультиплексор з однієї лінії на 8 виходів.

Рис. 10.13. Схема дешифратора 155ІД4.

Рис. 10.14. Варіанти підключення дешифратора 155ІД1

На рис. 10.14 показана можливість використання мікросхеми 155ІД1 у якості дешифратора 4-10 або 3-8. У представленій схемі при використанні всіх чотирьох входів як адресні мікросхеми представляє дешифратор 4-10. Якщо вхід 8 використовувати як вхід, що дозволяє, тоді мікросхема буде служити дешифратором 3-8. Виходи 8 та 9 при цьому не використовуються.

Дешифратори можуть застосовуватися як демультиплексор вхідних сигналів, а разом із шифратором знаходять застосування при побудові перетворювачів кодів, селектуванні заданих вхідних кодів та ін. Для реалізації подібних пристроїв можуть бути використані логічні матриці програмовані або програмовані логічні інтегральні схеми (ПЛМ або ПЛІС) .

.

Мікросхема К176ІД1, К561ІД1
Неповний двійково-десятковий дешифратор має 4 входи для прийому двійкового коду та 10 виходів його десяткового еквівалента.

Активний рівень та входу та виходу – високий. При подачі мікросхему двійкового коду в діапазоні 8-15 усім виходах встановлюється низький логічний рівень (дешифрація не проводиться). Додаткових входів для стробування мікросхема немає, проте, розширення розрядності нескладно реалізувати, якщо пожертвувати двома останніми десятковими розрядами:

У наведеній схемі як стробуючого сигналу для DD2 використовується інвертований старший розряд вхідного коду. При цьому висновки 4,5 (старші десяткові розряди 8,9) мікросхем не використовуються, а схема є повним двійково-десятковим дешифратором на 4 біти.

На наступному малюнку за рахунок використання окремої мікросхеми для управління дешифраторами число виходів збільшено до 64 (6-байтний вхідний код).

——————————————-

Мікросхема К176ІД2
Дешифратор-перетворювач. Призначений для перетворення двійкового коду код для семисегментного індикатора. Ланцюгів для управління десятковою точкою в мікросхемі не передбачено. Крім власне дешифратора мікросхема має тригер-клапан, що дозволяє запам'ятовувати поточні дані.

Має чотирирозрядний вхід даних та сім виходів для підключення семисегментного цифрового індикатора. Активні рівні входу та виходу високі, але при необхідності можуть інвертуватися сигналом по службовому входу S. За низького рівня на цьому вході активний вихідний сигнал високий, при «1» на S – низький. Це дозволяє підключати цифрові матриці як із загальним анодом, так і із загальним катодом без додаткових інверторів. Ще один службовий вхідДо служить управлінням матриці. "0" на вході До дозволяє відображення, "1" гасить матрицю.

І третій службовий вхід С служить для защіпки інформації, що надходить на вхід дешифратора. При високому рівніна С сигнал негайно дешифрується та подається на індикатор. При зміні його на «0» вхідний код замикається і відображається незалежно від змін на вході, поки рівень на вході С знову не стане високим. Запам'ятовування відбувається за спадом високого рівня.

Вихідні ключі мікросхеми К176ІД2 можуть витримувати струми короткого замиканнячисельно рівні рівню напруги живлення (в мА) і тому можуть бути навантажені безпосередньо на світлодіодні індикатори (наприклад, АЛ305, АЛС324, АЛС321) без додаткових підсилювачів струму.

Мікросхема К176ІДЗ
Повний аналог К176ІД2 за розташуванням висновків та алгоритмом роботи. Відмінність полягає у вихідних ключах, виконаних за схемою з відкритим стоком. Це дозволяє безпосередньо підключати до виходу дешифратора аноди люмінесцентних індикаторів, що вимагають свого живлення щодо високої напруги (до 15 В). При використанні мікросхеми разом із такими індикаторами на службовий вхід S необхідно подати балку. "0".

——————————————-

Мікросхема 564ІД4
Дешифратор-перетворювач. Призначений для перетворення двійкового коду в код семисегментного (у тому числі і РК) індикатора. Ланцюгів для управління десятковою точкою немає.

Основна відмінність від К176ІД2 – наявність третього виведення для живлення вихідних ключів, які витримують напругу до 15 В. Для протифазного живлення РКІ існує спеціальний підсилювач (вхід S, вихід Р). Розглянемо його роботу докладніше з прикладу підключення ЖК індикатора ИЖКЦ1-1/18.

Припустимо, сам дешифратор як і всі попередні вузли приладу живиться напругою 5 В (висновок16), а РК індикатору потрібна змінна напруга амплітудою 15 В. Для організації живлення РКІ надходимо наступним чином: на висновок 7 подаємо 15 В (третє виведення живлення), а на висновок 6 (вхід S) сигнал рівня ТТЛ (5) і частотою 100Гц. Цей сигнал проходить до виведення 1 (виведення Р) без інверсії, але амплітуда його збільшується до напруги 15.

Цей сигнал при активному рівні (лог.1) інвертує сигнали з виходу дешифратора (аналогічно 176ИД2,3). Оскільки вихідні ключі мікросхеми живляться від джерела 15, то рівень на них буде змінюватися від 0 до 15 В з частотою 100 Гц, причому в протифазі з сигналом Р. Таким чином на активних сегментах індикатора буде присутній змінна напруга, на неактивних - 0.

Слід зазначити, що дешифратор повний – тобто. в змозі відображати не тільки цифри від 0 до 9, але й символи L, Н, Р, А, відповідно до двійкового коду 10-14. При коді 15 всі сегменти гасяться.

Хоча основне призначення мікросхеми - управління РК індикатором, її вихідний потужності достатньо для запалювання світлодіодної матриці (при напрузі живлення до 10 В - навіть без струмообмежувальних резисторів). Змінюючи рівень на вході S, можна живити матриці як із загальним анодом, і із загальним катодом. Вихід Р у своїй не використовується.

——————————————-

Мікросхема 564ІД5
Дешифратор відрізняється від 564ІД4 відсутністю виходу Р і має чотирирозрядний регістр-клапан, аналогічний К176ІД2.

Управління регістром здійснюється за входом С: «1» - пряме проходження коду на дешифратор і далі на виходи для підключення сегментів індикатора, «0» - клацання інформації для відображення. У такому режимі мікросхема не реагує зміну двійкового коду на вході. Замикання інформації відбувається в момент спаду рівня на вході С.

Цікава особливість дешифраторів К176ІД2, К176ІД3, 564ІД4 та 564ІД5 – однакова розводка однойменних висновків входу та виходу.

——————————————-

Мікросхема КР1561ІД6
Один корпус мікросхеми містить два незалежні двійково-десяткові дешифратори на два входи і чотири виходи. Кожен дешифратор має вход стробування.

Активні рівні входу та виходу – високі, входу стробування – низький. При "0" на вході S дешифратор працює (на виході з'являється десятковий еквівалент вхідного коду), при "1" всі виходи встановлюються в "0".

Мікросхема КР1561ІД7
Повний аналог КР1561ІД6 з розведення та алгоритму функціонування, але на виходах обох дешифраторів стоять інвертори (активний рівень виходу – низький).

Через наявність інверсних виходів мікросхема ідеально підходить для управління більшістю КМОП дешифраторів при їхньому каскадному включенні. На малюнку нижче у схемі управління групою К561ІД1 застосований один дешифратор мікросхеми КР1561ІД7, що дозволило побудувати дешифратор з 32 виходами всього на п'яти корпусах.

Для побудови повного дешифратора на 8 виходів до мікросхеми КР1561ІД6 (вихідний код – прямий) або КР1561ІД7 (вихідний код – інверсний) достатньо додати лише один інвертор:

——————————————-

Спосіб збільшення кількості виходів дешифратора

Розглянемо спосіб збільшення кількості виходів дешифратора. Нехай у нашому розпорядженні є повні (кількість виходів дорівнює 2n при n інформаційних входах) дешифратори типу 2 >4 (два входи - чотири виходи). Необхідно побудувати дешифратор, який має 4 інформаційні входи та 16 виходів, тобто дешифратор типу 4>16.

Приклад побудови такого дешифратора та умовне позначення мікросхеми, що реалізує такий дешифратор, запропоновано малюнку 6.

Залежно від станів сигналів x3 і x2 за наявності на вході дозволу роботи E дешифратора DD1 формується одиниця одному з чотирьох виходів цього дешифратора. Це призводить до того, що тільки один із вихідних дешифраторів реагуватиме на комбінацію сигналів на входах x0 та x1. Тільки обраний дешифратор сформує одиницю однією зі своїх виходів, номер якого визначається сигналами x0 і x1.

Наприклад, нехай на входах x3x2x1x0 є число 1011. На входах x3x2 є комбінація 10, що відповідає в десятковому вигляді числу 2.

Рисунок 6 Спосіб реалізації складного дешифратора та його умовне позначення

Отже, саме на виході 2 дешифратора DD1 сформується активний сигнал, що дорівнює одиниці. Тільки дешифратору DD4, який приймає на вході E активний рівень, буде дозволятися робота. На входах x1x0 є число 11, що відповідає в десятковому вигляді числу 3. На третьому виході вибраного дешифратора DD4 буде формуватися одиниця, тобто активний сигнал. На інших виходах обраного дешифратора буде присутній нуль як і, як і виходах невибраних дешифраторів DD2, DD3, DD5. Тобто тільки на виході y11 є активний сигнал. Якщо перевести задане двійкове число 1011 у десяткову систему, то отримаємо номер вибраного виходу у десятковій системі: 11. Процедура перекладу двійкового числаз урахуванням ваги розрядів пропонується нижче.

10112=23+21+20=1110.

Принцип роботи дешифратора входу 4 16 виходів

Малюнок 7 Схема дешифратора 4 х 16

При логічній 1 на вході дозволу на всіх виходах будуть також логічні 1. При активізації входу дозволу, тобто при Е = 0, логічний 0 з'являється на тому виході дешифратора номер якого відповідає десятковому еквіваленту двійкового числа, поданого на інформаційні входи. Завдяки наявності входу дозволу можна збільшувати розмірність дешифраторів. Так, використовуючи 5 дешифраторів 2x4 можна побудувати дешифратор 4 х 16 (рис. 7).

Зрозуміти принцип роботи такої схеми нескладно. Так, при подачі на вхід числа 0100 (двійковий еквівалент десяткового числа 4) та при Е = 0 логічний 0 з'явиться лише на другому (зверху) виході дешифратора DC 1, а на всіх інших виходах будуть логічні 1. Це призведе до активізації лише дешифратора DC3 і активізується (з'явиться логічний 0) лише його верхній вихід, що і відповідатиме десятковому числу 4. При подачі на вхід числа 1111 буде активізований дешифратор DC5 і його нижньому виході з'явиться логічний 0, що буде відповідати десятковому числу 15.

Таблиця істинності дешифратора 4входу 16 виходів.

3. Функціональна схема, умовне графічне позначення та таблиця істинності повного дешифратора на 3 входи.

4. Лінійні дешифратори: перемикальна функція, УГО та схема.

5. Пірамідальні дешифратори: перемикальна функція, УДО та схема.

6. Багатоступінчасті дешифратори прямокутного типу: перемикальна функція, УГО та схема.

7. Тактовані та дешифратори інтегрального виконання.

Дешифратор - це комбінаційний операційний вузол, що перетворює вхідне слово сигнал на одному з його виходів.

Таким чином, дешифратор називається вузол, в якому кожній комбінації вхідних сигналів відповідає наявність сигналу на одному з виходів.

На рис.4 представлена ​​функціональна схема дешифратора, що має n входів та 2 n -1 виходів.

Методика синтезу дешифраторів

Умови роботи дешифратора на два входи можна уявити таблицею істинності (табл.3). Кількість виходів такого дешифратора m = 22 = 4.

Перемикальні функції для виходів дешифратора згідно з цією таблицею істинності запишуться таким чином:

Перетворимо вирази (4) для реалізації в базисі І-НЕ:

Умовні зображення дешифратора, які застосовуються при побудові функціональних схем, Показані на рис.7, де а - загальне позначення дешифратора; б - позначення матричного дешифратора. Входи дешифратора позначаються десятковими числами, що зображують двійкові ваги, виходи – десятковими зображеннями відповідних кодових комбінацій.

Позначення дешифраторів: 155 ВД 1, 555ВД 6 і т.д.

3. Аналіз роботи шифраторів

Призначення та принцип дії шифраторів.

Розгляд питання здійснюється шляхом опитування учнів з місць та біля дошки відповідно до наступного плану:

· Призначення

· Таблиця істинності

· Способи синтезу схем

· Приклади найпростіших схем

Питання, що розглядаються з учнями

Шифратори:

1. Призначення, логіка функціонування та класифікація шифраторів.

2. Функціональна схема, умовне графічне позначення та таблиця істинності шифратора на n входів.

3. Функціональна схема, умовне графічне позначення та таблиця істинності шифратора на 4 входи.

4. Синтез шифраторів у різних базисах.

5. Принципи побудови пріоритетних шифраторів.

Шифратор являє собою функціональний вузол цифровий ЕОМ і призначений для перетворення унітарного коду (код, в якому лише одна змінна набуває одиничного значення) на деякий (двійковий) позиційний код.

Іншими словами, шифратор виконує функції, обернені до функцій дешифратора.

Повний шифратор має 2 m входів та m виходів. При цьому, якщо подано вхідний сигнал на один із вхідних ланцюгів шифратора, то на його виходах формується слово, що відповідає номеру збудженого ланцюга.

Синтез рівнозначного шифратора

Нехай m=2, тоді число входів шифратора дорівнює чотирьом. Таблиця функціонування такого шифратора матиме такий вигляд (табл.4).

Як зазначалося в параграфі 3.2, цифрові пристрої поділяються на комбінаційні та послідовні. До комбінаційних відносяться такі цифрові пристрої, вихідні сигнали яких залежить тільки від поточного значення вхідних сигналів. Ці пристрої, на відміну від послідовних, не мають пам'яті. Після завершення перехідних процесів у цих пристроях з їхньої виходах встановлюються вихідні величини, куди характер перехідних процесів впливу не надає.

Будь-яке складне цифровий пристрійможе бути розділено на комбінаційну частину, що виконує логічні операції, та елементи пам'яті. У принципі комбінаційна частина може бути виконана на логічних елементахОднак це занадто складно і дорого. Набагато простіше використовувати готові комбінаційні пристрої. До основних комбінаційних пристроїв відносять дешифратори, шифратори, мультиплексори (розподільники), демультиплексори та суматори.

Дешифратори

Дешифратор (decoder ) – це комбінаційний пристрій, що дозволяє розпізнавати числа, представлені п-розрядним позиційним кодом.Якщо на вході дешифратора "-розрядний двійковий код, то на його виході код "1 з Ν". У кодовій комбінації цього коду лише одна позиція зайнята одиницею, а решта – нульові. Наприклад, код "1 з Ν", що містить 4 кодові комбінації, буде представлений наступним чином:

Такий код називають унітарним, тому дешифратор є перетворювачем позиційного двійкового коду унітарний. Оскільки можлива кількість чисел, закодованих n-розрядним двійковим кодом, дорівнює кількості наборів і аргументів (N = 2”), дешифратор, що має n входів, повинен мати 2n виходів. Такий дешифратор називають повним. Якщо частина вхідних наборів не використовується, дешифратор називають неповним, і в нього число виходів менше 2n. Таким чином, в залежності від вхідного двійкового коду на виході дешифратора збуджується лише один з вихідних ланцюгів, за номером якого можна розпізнати вхідне число.

Дешифратори застосовують для розшифровки адрес осередків запам'ятовуючих пристроїв, висвічування літер та цифр на моніторах, індикаторах та інших пристроях. Найчастіше вони є вбудованими в БІС, як, наприклад, напівпровідникових запам'ятовуючих пристроях, проте вони випускаються і у вигляді ІС середнього рівня інтеграції.

Проілюструємо реалізацію дешифраторів з прикладу повного дешифратора трирозрядних чисел. Таблиця істинності дешифратора представлена ​​табл. 3.5.

Таблиця 3.5

Як видно, кожен вихід x i дорівнює одиниці тільки одному наборі, тому робота дешифратора описується вісьмома функціями – за кількістю виходів дешифратора, кожна з яких є кон'юнкцією (логічним І) трьох аргументів:

Схема трирозрядного повного дешифратора показано на рис. 3.12. Для реалізації однієї функції y i, потрібний один тривходовий кон'юнктор. Оскільки на входах кон'юнкторів присутні як прямі значення аргументів, так і інверсні, у схемі дешифратора потрібні три інвертори (див. рис. 3.12, а).

Рис. 3.12.

а – логічна схема; б – умовне позначення дешифратора з входами синхронізації та дозволу

Часто дешифратори виконують із керованою синхронізацією, при якій дешифрація коду буде проведена під час подачі синхронізуючого імпульсу, що надійшов на вхід З, лише за умови, що на вхід EN поданий роздільний сигнал (див. рис. 3.12, б). Для реалізації такої умови необхідні кон'юнктори з чотирма входами, четвертий вхід яких надходить сигнал дозволу. Цей сигнал формується двовходовим кон'юнктором при збігу сигналів З і EN.

Число контактів у стандартного корпусу нескладної ІС обмежено (14, 16 або 24), тому дешифратори, що випускаються у вигляді ІВ, мають невелику розрядність вхідного коду (три, рідше, чотири). Так, наприклад, у 16-контактному корпусі може бути розміщений лише трирозрядний повний дешифратор. Якщо потрібно створити дешифратор більшої розрядності, використовують каскадне з'єднання дешифраторів невеликої розрядності.

Приклад 3.1. Нехай на основі трирозрядних дешифраторів необхідно створити п'ятирозрядний (рис. 3.13).

Рис. 3.13.

Рішення. П'ятирозрядний дешифратор повинен мати 25 = 32 виходи. Розділимо п'ять розрядів на молодші x 2, x 1, x 0 та старші x 4, х 3. Тоді молодші можна подати на входи чотирьох 3-розрядних дешифраторів другого каскаду та сформувати 84 = 32 виходи. Використовуючи входи дозволу ΕΝ, можна вибирати один із чотирьох дешифраторів другого каскаду, на якому повинен сформуватися одиничний сигнал. Для цього старші два розряди подамо на входи дешифратора першого каскаду, що управляє, а його виходи підключимо до входів дозволу ΕΝ дешифраторів першого каскаду

Нехай, наприклад, вхідний код дорівнює 11011 = 2710. Оскільки старші розряди - "11", то керуючий дешифратор дозволить роботу 4-го дешифратора другого каскаду. У цьому виходах перших трьох дешифраторів будуть нулі, але в виході " 3 " четвертого дешифратора, тобто. F 27 буде логічна одиниця.

Дешифратори широко застосовуються в системах управління технологічними процесами. Багато виконавчих пристроїв, такі, як електродвигун, виконавчий механізм на основі електромагніту, можуть керуватися всього двома командами: "включити" і "вимкнути". У цьому команді " увімкнути " зручно зіставити логічну " 1 " , а команді " вимкнути " – логічний " 1 " . Для керування такими пристроями використовують унітарні коди, у яких кожен розряд жорстко пов'язаний із конкретним пристроєм. Кількість керованих пристроїв може становити кілька десятків і дешифратор повинен мати відповідне число виходів.

На рис. 3.14 показано схему управління вісьмома виконавчими пристроями на основі дешифратора. Схема містить вісім аналогічних ланцюгів, що забезпечують увімкнення/вимкнення виконавчого пристрою. Стан виконавчого пристрою фіксується елементом пам'яті, якою найчастіше використовується тригер (див. параграф 3.9). Верхній вхід забезпечує увімкнення елемента, а нижній – вимикання. Сигнал, що визначає включений або вимкнений стан, надходить на відповідні схеми (верхні або нижні) всіх елементів пам'яті, але сприймається цей сигнал тільки тим елементом, який вибирається дешифратором. Для цього на схему управління разом із сигналами ВКЛ/ВИКЛ одночасно подається код, що надходить на дешифратор і визначає номер виконавчого пристрою. Сигнал з виходу елемента пам'яті посилюється і надходить у ланцюг увімкнення виконавчого пристрою. Тут можлива установка оптронної гальванічної розв'язки (див. параграф 2.10), електромагнітного реле, що забезпечує подачу високої напруги, що включає, наприклад = 220 В, електромагнітного пускача, що подає трифазну напругу на електродвигун.

Рис. 3.14.

Шифратори

Шифратор (coder) – це комбінаційний пристрій, що виконує функції, обернені до дешифратора. При подачі сигналу на один із його входів (унітарний код) на виході повинен утворитися відповідний двійковий код.

Якщо число входів шифратора дорівнює 2n, число виходів, очевидно, має бути рівним п, тобто. числу розрядів двійкового коду, яким можна закодувати 2” ситуацій.

Проілюструємо синтез схеми шифратора при п = 3. Таблиця істинності має вигляд, наведений у табл. 3.6.

Таблиця 3.6

Робота шифратора описується трьома функціями у 3, у 2, y 1 кожна з яких дорівнює одиниці на чотирьох наборах (номер набору відповідає номеру входу). РадДНФ функцій виходу рівні:

Три функції реалізуються трьома диз'юнкторами (рис. 3.15), на виходах яких формується трирозрядний двійковий код.

Рис. 3.15.

При цьому аргумент x 0 не входить в жодну з логічних функцій та шина x 0 залишається незадіяною. Дійсно, вхідному сигналу х0 повинен відповідати код "000", який все одно буде на виході шифратора, якщо всі інші аргументи дорівнюють нулю.

Крім звичайних шифраторів існують також пріоритетні шифратори. Такі шифратори виконують складнішу операцію. Працюючи ЕОМ та інших пристроїв часто вирішується завдання визначення пріоритетного претендента обслуговування. Декілька конкурентів виставляють свої запити на обслуговування, які не можуть бути задоволені одночасно. Потрібно вибрати, кому надається право першочергового обслуговування. Найпростіший варіант завдання – присвоєння кожному джерелу запитів фіксованого пріоритету. Наприклад, група із восьми запитів R 7, ..., R 0 (R - Від англ. request – запит) формується так, що вищий пріоритет має джерело номер сім, а далі пріоритет зменшується від номера до номера. Наймолодший пріоритет у кульового джерела – він обслуговуватиметься лише за відсутності інших запитів. Якщо є кілька запитів, обслуговується запит з найбільшим номером.

Пріоритетний шифратор виробляє двійковий номер старшого запиту. За наявності всього одного збудженого входу пріоритетний шифратор працює як і, як і двійковий. Тому в серіях ІС двійковий шифратор як самостійний елемент може бути відсутнім. Режим його роботи – окремий випадок роботи пріоритетного шифратора.